Realização: 13/10 a 17/10/2025 Horário: Das 8h às 17h

Inscrições: até 06/10/2025 ou até quando a turma atingir seu n° máx. de vagas (40)

Local: Itajubá/MG

Informações sobre o curso:

Capacitação em descrição de circuitos lógicos usando Verilog, tanto na forma comportamental quanto na forma estrutural, para síntese. Capacitação em ferramentas de síntese usando Verilog e programação de dispositivos lógicos programáveis

Púbico alvo:

Destinado a engenheiros, técnicos e profissionais que desejam atuar no desenvolvimento e aplicação de circuitos e sistemas digitais.

Conteúdo:

• Introdução à microeletrônica;

• Linguagens de descrição;

• Construções básicas em VHDL;

• Sinais, expressões e operadores;

• Descrição estrutural;

• Arquiteturas;

• Multi-processo;

• Descrição comportamental;

• Codificação para síntese;

• Técnicas de modelagem;

• Temporização e atrasos;

• Modelamento e síntese de circuitos lógicos combinacionais;

• Modelamento e síntese de circuitos síncronos;

• Modelamento e síntese de máquina de estados;

• Síntese lógica de blocos;

• Análise estática e temporização;

• Circuitos aritméticos;

• Interconexões;

• Testabilidade;

• Considerações práticas;

• Dispositivos programáveis;

• Ferramentas de programação;

• Aplicações e estudos de casos.

Coordenador:

Tales Cleber Pimenta

Investimento: R$ 2.930,00 (dois mil novecentos e trinta reais) por participante.

Forma de pagamento: pix, transferência bancaria ou boleto.